在DM368手册中,关于器件的DDR/mDDR Interface 的 ELectrical Data/Timimg (时序方面的) 的特性的详细数据(就是数据建立时间Tsu,保持时间Thold。。。。这些数据 ),好像没有给出。
我也找过其他有关DM368的DDR有关资料,也没有找到。
我认为这些数据对仿真应该是很重要的。
可以去请教一下,这些关于DM368的DDR的数据在哪里有?
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在DM368手册中,关于器件的DDR/mDDR Interface 的 ELectrical Data/Timimg (时序方面的) 的特性的详细数据(就是数据建立时间Tsu,保持时间Thold。。。。这些数据 ),好像没有给出。
我也找过其他有关DM368的DDR有关资料,也没有找到。
我认为这些数据对仿真应该是很重要的。
可以去请教一下,这些关于DM368的DDR的数据在哪里有?
请参考一下:http://processors.wiki.ti.com/index.php/DM36x_Hardware_Design_Guide
以及<<Understanding TI's PCB Routing Rule-Based DDR Timing Specification>>:http://www.ti.com/litv/pdf/spraav0a
你好。多谢你的回复。
对于Layout时怎样满足高速板的时序要求,我一直很疑惑。是按照Ti文献SPRA839A(Using IBIS Models for Timing Analysis)中的计算方法,并结合仿真来满足要求,还是直接应用DM368手册中的Routing Specification 要求来Layout ?
如果答案是后者,当相同类型的信号,如DDR_A[13:0],各自走不同的层(有的走TOP/bottom层,有的走中间层)。因为信号走不同层,可能出现信号传播速度的不同,导致传播延时的不同。这时又如何保证时序得到满足呢?
非常感谢