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Original question:
TMS320C6748: EMIFA对SDRAM的访问时序
EMA_CLK是不是只与EMIFA的时钟设定有关，SDRAM和异步存储的模式不影响CLK输出设定的时钟信号？
请问是需要在异步模式下观察EMA_CLK？模式不影响，异步模式下也可以看到时钟输出的，以下帖子的讨论可以参考看一下。
e2e.ti.com/.../lcdk138-ema_clk
EMIFA接口接了FPGA，我是想在异步模式下增加一个CLK，做成一个同步的存储
如上图，TRM中建议的异步接法是不含EMA_CLK的，而在读写时序（下图）里面有CLK这条线，我就想到了这一点
通常异步的是不需要时钟的，不清楚是否可行，但是EMA_CLK在异步模式下也是可以观察到时钟信号的，具体参考英文帖中的讨论。
参考以下帖子看一下异步模式下的EMA_CLK：
e2e.ti.com/.../emifa-bus-timing-relation-to-ema_clk-on-omap-l138
the delay timing relationship between EMA_CLK and the other asynchronous control signals has not been characterized.
这句话怎么理解，是“延时时序不可靠“的意思吗？
是不明确的意思。
谢谢
