datasheet上和userguide上，rapidIO和HyperLink的参考时钟列举了312.5MHz、250MHz和156.25MHz。为什么不能用125MHz的参考时钟？？？？
现在Xilinx的7系列的FPGA的rapidIO的参考时钟又需要用125MHz，FPGA和DSP的参考时钟不一致，在设计时需要产生两种时钟，给设计带来不便。
我们用125MHz的参考时钟也测试过6678，发现rapidIO和HyperLink都可以正常通信，那么为什么TI不说可以使用125MHz的参考时钟呢，如果用了125MHz的参考时钟，设计会存在什么隐患吗？
急切等待技术支持的解答，以便我们确定板卡的时钟设计方案
