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可能是由于serdes信号质量太差，导致降速执行，可以测量依稀FPGA及DSP的发送眼图质量。
好的，我们试一下，如果从3.125G降到2.5G会有效果吗？
可以给FPGA端的link_reset与local_reset间加一个延时，先local_reset然后过一段时间给link_reset
我试试，你们也有这个问题？这样能解决？谢谢
