AIF2 CPRI 与FPGA互联的问题

谢谢您的回复！

关于第2点：

我们的是两块板卡（FPGA板卡和DSP板卡）通过光纤互联，而且还要拉远，没法用同源时钟。

我想的是FPGA和C6670 CPRI互联的话，C6670 TX到FPGA的RX，FPGA RX恢复出时钟用作自己的接收；FPGA TX到C6670的RX，C6670 RX恢复出时钟用作自己的接收。这样可行吗？

还有一个问题：

AIF2接口的电平是不是CML的？所以，我使能AIF2接口后，还没连接光纤信号到AIF2的RX，AIF2的RX会有600mv的直流电平？

关于您提到的“要解决你的问题，在FPGA中，还需要用恢复出来的时钟产生发送时钟，甚至还要把它作为其它需要与CPRI同步到所有模���的工作时钟”，我看了FPGA端的IP，确实是可以从RX恢复时钟再做TX的.

我理解的是：DSP板卡的本地时钟（122.88MHZ）输入AIF模块，作为TX时钟，TX到FPGA的RX端，FPGA的RX从此时钟恢复出来一个时钟，此时钟再作为自己的TX时钟，FPGA的TX再到DSP的RX，DSP的RX恢复一个时钟再去接收。

整个时钟的关系，我理解的应该无误的吧？

你对时钟和电平的理解是对的。

文档关于clock quality counter的例子，计算出来的2x_byte时钟速度是76.8MHz，这没错。不过76.8MHz不是4x link rate对应的2x byte clock.

对于你的例子，计算公式应该是245.76/0x4B4=(2x_byte clock)/0x12c, 所以2x_byte clock= 61.23588MHz。

关于没有输入的时候的行为，我猜是不是PLL自振。

也就是说或2x_byte clock*20是等于link rate的吗？

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可是我不插光纤，就给DSP板上电，也就是说这次上电，RX从来没接收到信号过，但是clk_qual仍然有值，且在0x4B4左右跳动。（RX link rate我设置的为1.228GHz，得到的clk_qual应该就是0x4B4左右）。

可是外部从来都没有信号进入RX，为什么还会有clk_qual呢？感觉这不合理的！

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目前DSP板卡这边的光模块LOS=0，简单地用示波器抓取AIF2 RX的信号，也有差分的信号进入AIF2的RX。

但是我们的调试状态一直为LOS=1、LOF=1，导致无法进入HFNSYNC状态。

我们的光模块到AIF2之间是没有加电容的，因为光模块RD（receive data out）内部有了电容。

对于LOS=1、LOF=1，这种情况一般是由于什么原因导致的错误呢？

检测到的2x_byte clock= 61.23588MHz，说明link rate差不多是1.2288G.

而监测值的波动说明信号不稳定，还是测一下眼图看看，注意要尽量靠近接收端测。

您好！据我们观察板上链路信号，信号的质量确实存在问题，已经在改版。

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有一个问题，望您能指导一下！

根据altera AN610文档，有这样一句话

“In any RE, send the receiver recovered clock from the slave port to an external clean-up PLL before feeding into the transmitter PLL input reference clocks of the slave port and master port (in a multi-hop connection).”

同时CPRI spec中也有这样一句话

”Any RE shall receive on its slave port a clock traceable to the main REC clock. This requires any RE reuses on its master ports a transmit clock traceable to REC, i.e. a clock retrieved from one of its slave ports.“

我理解的是，也是您在上面提到的：CPRI另一端需要将RX恢复出来的时钟（经过clean-up PLL）作为TX，或者两者直接用一个common clock，从而实现CPRI spec中提及的traceable。

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我的疑问是：CPRI提及这样的RE TX clock要traceable to REC，是出于什么样的考虑的呢？

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经过这几天看文档的结果，我大概觉得有这两个方向可能涉及到这一点

1. 出于3GPP协议中对时钟的约束

2. SerDes中要求TX不同源的话，需要考虑clock correction（见注），而实现clock correction的方式就是在packet之间插入idle symbols，比如SRIO IDLE1、IDLE2序列。而CPRI中是没有这样的IDLE序列，所以无法进行clock correction，所以必须时钟traceable to REC。

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望您能给我进一步的帮助分析这个问题！十分感谢！

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注：参考的是High-Speed serial IO made simple这个文档的第63页

”Since we are going board-to-board, we would definitely have different oscillators driving the transmit clocks of the transceivers, so we must account for clock correction.“

我觉得主要还是无线协议要求上下行同步。如果不同步，比如下行发了10000帧，上行却发了10001帧，那就乱了。

SRIO的idle symbols主要是实现同一方向的多个lane之间的同步；而CPRI不会用多个lane传相同的数据流，所以lane之间不需要同步。

SRIO的发送和接收方向不需要同步，因为SRIO传输的是突发的没有严格定时的数据，收发数据间也没有时间约束。

您好，我最近也在做FPGA与DSP互联，我主要做DSP这一块，如果可能的话能交流一下么？十分感谢，qq：932832439