C6678与FPGA进行SRIO通信

您好，

我们目前只有keystone_srio程序，请先熟悉并试着修改一下，如有具体的问题我们再具体分析，谢谢

1. 确认DSP没有工作在loopback模式

2. 确认FPGA和DSP工作在同样的模式1x/2x/4x和速率

3. 当DSP初始化完成后，查看SP_ERR_STATUS寄存器，看port ok bit 是否被置位，如果没有被置位，查看是否有其他错误状态

谢谢您的答复，现在运行程序，dsp初始化时程序跑到Keystone_SRIO_Init(SRIO_Config * srio_cfg)中的

/*---------wait all enabled ports OK-------------*/

for(i=0; i<SRIO_MAX_PORT_NUM; i++)

{

 if(srio_cfg->blockEn.bLogic_Port_EN[i])

 {

  while(0==(srioRegs->RIO_SP[i].RIO_SP_ERR_STAT&

   CSL_SRIO_RIO_SP_ERR_STAT_PORT_OK_MASK));

 }

}

执行for循环时，i=0然后程序就跑不动了一直停在这里，应该是您在上面所说的第三个原因，请问该如何解决这个问题？谢谢

我也遇到这个问题了，请TI工程师帮助解答一下呀！

1.如果是和FPGA通信，FPGA端应该可以看到底层的状态，当前初始化到什么阶段，收到了什么control symbol，是不是有物理层错误。

2. 检查DSP CVDD，看看是不是满足datasheet的要求。

您好，SRIO速率是由SERDES PLL的MPY来配置的，但对这一块不大了解，在程序中Keystone_Serdes_init.c源程序中有对MPY的配置，比如说如果参考时钟为156.25Mhz如何修改才能产生rate为3.125Gbps？谢谢，因为刚学DSP很多地方都不懂，希望能详细解答一下。

你好，port 没有被打开，是怎么造成的？为什么internal loopback 没有遇到这个问题？要怎么修改呢？

你好，port 没有被打开，是怎么造成的？为什么internal loopback 没有遇到这个问题？要怎么修改呢？

您好，我也是遇到了port  ok位没有被置位的问题，另外，keystonesrio那个例程中有好几个工作模式，SRIO_EXTERNAL_LINE_LOOPBACK，SRIO_EXTERNAL_FORWARD_BACK，这两个模式有什么区别啊，看了说明不是很理解，望TI专家指导。谢谢！

您好，

参考如下图示理解。

EXTERNAL_LINE_LOOPBACK

EXTERNAL_FORWARD_BACK

lin liu，您好，

你是在什么板子测试的，测试的什么模式？如果不是在EVM板测试，注意修改相应的PLL。

zhen kong，您好

关于如何配置serdes，请参考SRIO user guide 2.3.1节关于Serdes配置。根据如下图示知可以将MPY配置为10，rate配置为1，即可达到你说的参考时钟156.25MHz产生3.125Gbps。

您好，是6678与XILINX 5 之间进行通信， 用的是6678开发板。测试SRIO_2DSP_Test()模式，希望通过修改这个函数的相关部分，实现与FPGA连接。

但是现在遇到的问题是，SRIO初始化，port0打不开。这个要怎么解决呢？谢谢！

lin liu您好，

你都做了什么修改？注意我们的程序是基于我们内部的板子测试，由于只有port2/3连接，所以程序中只打开了port2/3。

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lin liu你好，

我也在做SRIO实验，请问你的EVM6678 是 如何与 xilinx 5 相连的？

谢谢！

dpinglee@163.com

lin liu你好，

我也在做SRIO实验，请问你的EVM6678 是 如何与 xilinx 5 相连的？

谢谢！

dpinglee@163.com

楼上可知网易微博有个叫dp的牛人？3月份就跑通两片c6678的SRIO了。

dpinglee.blog.163.com/.../1440977532012283410582