关于6678开发板DDR3布线约束的问题

DDR3 fly-by的主要优点就是消除了DQS和CLK之间的长度约束.

请参阅DDR3设计需求.

恩。

但是我的疑惑是：

根据SPRABI1B 4.3.1.10，

“The command delay is defined as delay for the clock, command, control, and address group signals from the DSP to a given SDRAM. The data delay is the delay for the data group signals to that same SDRAM”

就是说是，对于fly-by上的任意一片DRAM，规则约束的是到该片DRAM的DQS与到该片DRAM的CLK长度差值。

但是在EVM板子上，对于任意一片DRAM，比如第二片吧，规则约束的是到第二片DRAM的DQS长度与到第一片DRAM的CLK长度的差值，感觉这不合理。

您可以看一下下面这个图

规则对于每一片DRAM约束的都是到U18(Fly-by上的第一片DRAM)的CLK长度

文档上的“The command delay is defined as delay for the clock, command, control, and address group signals from the DSP to a given SDRAM. The data delay is the delay for the data group signals to that same SDRAM” 和你的推论“规则约束的是到该片DRAM的DQS与到该片DRAM的CLK长度差值”之间没有任何因果关系。

请认真阅读文档，或网上搜索一下DDR3 fly-by的基本原理。

我觉得可能是我最上面的帖子描述有点乱。

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我理解的是fly-by导致到每片DRAM的DQS与CLK肯定无法等长，所以DDR3有了leveling来补偿这个长度差值。

但是为了write-leveling能够成功，到每片DRAM的DQS与CLK的skew值不能没有任何限制，比如SPRABI1B中table-17和table18规定了DQS与CLK之间skew的最大最小值

如上图，当invert clock out enable时，-2.138 inchs<CLK-DQS<7.684 inchs.

而我疑惑的是，整个文档对skew的定义是，对于每片DRAM，到该片的CLK与到该片的DQS之间skew值，得满足上图约束否则leveling会失败。

但是EVM中貌似是，对于每片DRAM，约束了到第一片DRAM的CLK长度与到该片DRAM DQS的长度之间的skew。

如下如中红框

换句话说，上图中红框的布线规则是针对DDR3中哪项而生成的呢？在SPRABI1B中有说明吗？