C6678 srio 配置成1.25Gbps问题

这个是要通过配置SERDES PLL的MPY来确定的，首先通过PLL将SERDES PLL配置到你需要做分频的整数倍，如果是1.25G，你可以是SERDES PLL输出为2.5G，随后选择对应的rate来得到你想要的速率

我查rate为Eighth，但是SRIO_SERDES_CFGRX和SERDES_CFGTXn_CNTL的rete位没有eighth，只有full，half，quarter，请问应该怎样配置

您好，

可以通过MPY来确定，但是要满足serDes输出时钟频率与data rate的整数倍关系，MPY=SerDes_output_pllFreq / SerDesInputRefClk; 如此时SerDesInputRefClk = 312.5MHz，则MPY可以配成4，此时SerDes_output_pllFreq = 1.25GHz，则相应的RATE配成1即可。

注：2011年10月份的SRIO手册感觉前后描述不是很清晰，正在确认。

您好，

请共享一下你最终的详细测试配置及测试结果，非常感谢。

我们是用DSP与fpga进行srio通讯，DSP这边是在SRIO_LoopbackDioIsrexampleproject上改的，配置如下：

CSL_BootCfgSetSRIOSERDESConfigPLL (0x221);

CSL_BootCfgSetSRIOSERDESRxConfig (0, 0x004404A5);

CSL_BootCfgSetSRIOSERDESRxConfig (1, 0x004404A5);

CSL_BootCfgSetSRIOSERDESRxConfig (2, 0x004404A5);

CSL_BootCfgSetSRIOSERDESRxConfig (3, 0x004404A5);

CSL_BootCfgSetSRIOSERDESTxConfig (0, 0x001807A5);

CSL_BootCfgSetSRIOSERDESTxConfig (1, 0x001807A5);

CSL_BootCfgSetSRIOSERDESTxConfig (2, 0x001807A5);

CSL_BootCfgSetSRIOSERDESTxConfig (3, 0x001807A5);

两边通讯正常，但是我想知道能否从寄存器中读出是否正确配置成1.25G，SP(n)_CTL2寄存器的BAUD_SEL可以么

您好，

目前也有其他朋友问到如何读取当前的配置状态问题，我这边没有这样测试过，你可以测试反馈一下，有问题可以先查看一下是否有其他状态寄存器，然后再讨论，谢谢

如何查看当前配置？

SDZ您好，我是在做DSP和FPGA的通信，DSP端用的也是C6678EVM，开始用的是CCSv5自带的那个lookback例程，但是那个port打不开，不知道你遇到这样的问题没有？就是有个寄存器器位port-ok要置位，但是运行程序的时候这位就是不能够置位，很是纠结，专家也回答说要两个6678连起来才可以测试，但是我现在手边也没有硬件，看到你跟我做的一样的，所以我只好来请教请教经验了~我想问问你有没有遇到过port不能打开的问题？谢谢指导!

试着回答一下，你应该是卡在device初始化了，选用哪个lane要根据你的硬件连接，你可以看一下evm板上用的是哪个lane，不用的打开并判断，我手头没有evm板，所以帮你看不了

您好！

我也遇到卡在：

for(i=0;i<4;i++)

    while(CSL_SRIO_IsPortOk(hSrio,i)!=TRUE);

配置与楼主完全相同，请问您是如何解决这一问题的？感谢！

我们硬件设计上是两个lane，所以将

for(i=0;i<4;i++)改为for(i=0;i<2;i++)就好了

PLL呢？

感谢！问题找到了，四个port我在外部只连接了一个，只有这个可以初始化，其他的不行。

我试图这样改了以后直接在外部飞线连接，发送正常，但是收不到信号，请问可能是什么原因呢？

您好，

不知道你这个问题找到解决的办法了吗？

我现在也遇到这样的问题，无从下手。请问你的这个问题出在哪里啊？

当时我的问题在于程序中初始化的lane与硬件连接不匹配，程序中更改lane后就好了，仅供参考。

你好，请问你的这个问题解决了吗，我用的是自己按照ti的开发板做的板子，6678的SRIO和V5板子的四个SRIO连接，我想让DSP做从设备，但是DSP在驱动初始化时就也卡在这个地方了，想问一下是不是因为FPGA端的SRIO没有初始化成功啊！内部回环测试没问题 ，谢谢！