大家好，我参考6678EVM设计的电路。
FPGA按照要求的时序给DSP提供电源和时钟。CVDD-1V0-1V8-1V5-CLK。CVDD和1V0是采用UCD9222+UCD7242设计，其中电源和时钟都正常，现在问题是
上电时我按照datasheet中的时序给dsp复位，当reset，por，resetfull三个信号都拉高后，dsp的resetstat也相应拉高，dsp的DDRCLK和dspclkout输出都正常，但是一旦复位完成，CVDD和1V0就有很大的噪声，不知道resetstat拉高是不是表名dsp已经正常工作，如果是这样，也没必要考虑电源大文波的问题，如果不是，那么是什么原因导致dsp上电复位完成后使电源产生这么大的文波呢？
