你好，我现在使用C6678进行TSIP测试，遇到的问题如下：
使用FPGA提供外部8.192M时钟，每1024个时钟周期提供一个同步信号。如下图所示：
1. 使用TSIP_exampleProject进行测试，修改以下三个参数：
cfg->tx.tsPerFrame = 128;
cfg->tx.dataRate = CSL_TSIP_DATARATE_8M;
cfg->tx.clkMode = CSL_TSIP_CLKM_SGL;
2.加载程序后，发现在TsipToAppBuffer中，收到的数中，第一个非零的数值不是1，而是31，这个是为什么？如何解决？
