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6657的裸机程序运行时，监控一段时间的CPU指令执行情况，发现频繁出现pipeline stall：
一句汇编指令可能本来只需要1-2个cycle，结果执行了2000多个cycle。
请问会是什么原因导致的呢？
目前发现的问题是当程序运行过程中存在对DDR3的访问时，有时就会出现上面截图中的指令执行了2000多个cycle的问题。想请问对DDR3的相关操作耗时这么大吗？这种现象又应该怎么解决呢？
有使能cache或者EDMA吗？这会提升DDR3的访问速度。
cache和edma都使用了，目前有提升。想确认一下，这个pipeline stall和这么长的执行时间确实是因为访问DDR3导致的吗？还有没有其他的方式可以进行优化呢，比如是否有优先级的配置？
编译的时候可以选择-O2, -O3进行流水线优化，请看下面的编译器书册。4.2 Optimizing Software Pipelininghttps://www.ti.com/lit/ug/sprui04b/sprui04b.pdf
