你好，
TMS320C6652数据手册6.3.1.1中上电时序，其中CVDD对SYSCLK/DDRCLK时间间隙2b描述为“Once CVDD is valid, the clock drivers should be enabled. Although the clock inputs are not necessary at this time, they should either be driven with a valid clock or be held in a static state with one leg high and one leg low.” 这句话的意思是如果差分输入脚不能一个高一个低的话，时钟就必须在CVDD之前起来吗？因为时钟电源一般比CVDD高，在时钟电源没有起来之前，很难确保时钟起振或者保证管脚一个高一个低。如果时钟可以在CVDD之后起振，这个时间间隔要求是多少？
谢谢
