DDR常见问题:
1. 时序不正确,通常表现为访问一个地址,导致其它地址数据改变,在CCS memory window里refresh,数据没有规律的改变。请用附件工具根据所选DDR寄存进行配置。
2. 信号完整性不好:阻抗匹配导致,用示波器测量验证。通常表现为DDR访问时好时不好,降低DDR_CLK可以有所帮助(注意DDR支持的最低频率为125MHz,做为测试可以配的更低,但做为最终产品,不建议低于125MHz),根本上还是要从布线上改善。最好用IBIS模型做一下信号完整性分析。
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DDR常见问题:
1. 时序不正确,通常表现为访问一个地址,导致其它地址数据改变,在CCS memory window里refresh,数据没有规律的改变。请用附件工具根据所选DDR寄存进行配置。
2. 信号完整性不好:阻抗匹配导致,用示波器测量验证。通常表现为DDR访问时好时不好,降低DDR_CLK可以有所帮助(注意DDR支持的最低频率为125MHz,做为测试可以配的更低,但做为最终产品,不建议低于125MHz),根本上还是要从布线上改善。最好用IBIS模型做一下信号完整性分析。