用的是KeyStone的例程，修改了参考时钟为250M，速度设置为2.5G，看了下好像MPY和RATE都是自动算出来的吧，配置为port 0为FPGA与DSP间通信，port1短接进行FPGA自发自收（成功），port2短接进行DSP自发自收（SRIO_EXTERNAL_LINE_LOOPBACK模式测试成功）。可是DSP与FPGA始终不能port OK ,一直卡在下面这一句话： while(0==(gpSRIO_regs->RIO_SP[i].RIO_SP_ERR_STAT&CSL_SRIO_RIO_SP_ERR_STAT_PORT_OK_MASK))，看了论坛上很多人都有类似问题，总没有找到解决方法，望大神指导！
