您好，
fpga 通过srio 往 6678 ddr 传输数据，上位机通过pcie 下发参数指令。一定大间隔下pcie 下发参数给6678，小间隔下 fpga 往 dsp 传输一段数据，传输完成给dsp门铃。问题是在 pcie访问 dsp 的那会 fpga 传输一段数据 ，这段数据完成门铃没有及时给dsp。这之间存在冲突吗？
我的问题是：fpga srio传输是数据源，是在固定时序下进行的。我希望能保证 fpga srio 传输数据能在一定的时间裕量内把数据传输完成。事实上存在 srio 访问 ddr，edma访问ddr,以及一段间隔内pcie给dsp发一小段数据 这三者可能的冲突 导致 srio 传输出现无法容忍的延迟。请问有什么好的解决方法保证 srio 能稳定给 dsp 传输数据。除了把srio 访问 dsp 优先级设为最高，还有什么办法？？？
谢谢！
