大家好，
我有一个不是很清楚的概念，希望得到解释。
我打算将6678的4x SRIO 配置成两个2x的端口，一个端口连接板上的FPGA，一个端口连到板外。在SRIO UG中，这张图说明这是可行的。
我的问题是，图中的LaneA，LaneB,LaneC,LaneD是否按顺序对应物理连接的(R/T)X(N/P)0，(R/T)X(N/P)1，(R/T)X(N/P)2，(R/T)X(N/P)3？
或者，它们的对应关系是可以配置的？如果可以，在哪里配置？
在论坛内搜索过，没能找到相关的帖子。
大家好，
我有一个不是很清楚的概念，希望得到解释。
我打算将6678的4x SRIO 配置成两个2x的端口，一个端口连接板上的FPGA，一个端口连到板外。在SRIO UG中，这张图说明这是可行的。
我的问题是，图中的LaneA，LaneB,LaneC,LaneD是否按顺序对应物理连接的(R/T)X(N/P)0，(R/T)X(N/P)1，(R/T)X(N/P)2，(R/T)X(N/P)3？
或者，它们的对应关系是可以配置的？如果可以，在哪里配置？
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