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C6748中UPP接收的时钟源来自于外部引脚，当需要UPP发送的时候，需要切换到DSP的内部时钟PLL0，两者之前切换有没有什么延时或者影响？
uPP的A，B通道可用不同的clock，为什么要切换？
如果我想用FPGA与DSP之间进行通信，FPGA发送大批量数据给DSP，DSP发送部分命令给FPGA，那么UPP接口就可以胜任了吗？
可以，都是数据传输，没什么不可以的。
