UPP数据吞吐率请教

不行。

看datasheet的Electrical Data/Timing. 在核电压为1.3V, 1.2V时，cycle time为13.33ns。即最高为75MHz，跟CPU跑多快没关系，这是IO的特性。

那如果外部FPGA提供的时钟是80MHZ，DSP需要接收FPGA的数据，那FPGA提供的80Mhz的时钟频率是不是一定要分频再提供给DSP啊？？

是的，超出了uPP IO的电的特性范围，会不稳定。所以要分频，一定要在75MHz以内。

FPGA二分频就从80M变成了40M，40Mhz的时钟，40Mhz提供给UPP的外部时钟可以吗？  UPP的外部时钟要求一定要是75Mhz的 N分之一（N为整数）吗？40Mhz可以吗？谢谢

你指的外部时钟是哪个管脚？是UPP_2xTXCLK吗？

UPP是估发送，还是接收？

不管怎么样，没有倍数关系要求。40MHz可以。

DSP只接收FPGA传来的大批量数据

哦，那就是Channel clock，不能超过75MHz，你需要通过分频提供这个时钟。