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Keystone 关于EMIF16和DDR3问题

Guoman Liu
Prodigy 150 points

1）EMIF16每个CE空间到底可以连接多大容量的SRAM/NOR FLASH？仅仅就是按照地址线去计算的吗，32MB？

NAND FLASH到底是支持一个CE空间64MB还是256MB？

   2）通过EMIF16的NOR FLASH进行BOOT时，支持的是8bit还是16bit总线，手册中并没有明确说明，我在硬件设计时无法选择。

   3）DDR3的参考时钟外接50MHz时，可以工作于DDR3-800、DDR3-1066、DDR3-1333和DDR3-1600吗？如果不行，那么多少MHz的时钟可以支持这四种速率？

  • 0
    Guru 52751 points

    A total of 256M bytes of any of these memories can be accessed at any given time via four chip

    selects with 64M byte access per chip select.

    关于EMIF16的信息请参看文档：KeyStone Architecture External Memory Interface (EMIF16) User Guide

    下载链接：www.ti.com/.../sprugz3a.pdf

    The DDR3 interface can operate at 800 Mega Transfers per Second (MTS), 1033 MTS, 1333 MTS, and 1600 MTS.

    具体参看文档：DDR3 Design Requirements for KeyStone Devices

    下载链接：www.ti.com/.../sprabi1a.pdf

  • 0 回复 noaming
    Prodigy 150 points

    关于DDR3，我的问题是硬件设计的问题，在做硬件设计时，DDR的外输入参考时钟为50MHz，通过内部锁相环设置是不是这几种速率都可以达到？

  • 0 回复 Guoman Liu
    Guru 52751 points

    当然不是了，如果你要工作在某一种频率下，你必须计算好要输入的频率。相关换算请认真阅读有关文档。

  • 0 回复 noaming
    Prodigy 150 points

    在C6678的数据手册中对DDR3 PLL是这样描述的

    可以通过PLLM和PLLD来设置倍频和分频因子，PLLM是13bit，那应该是0~8191，PLLD是6bit（0~63），可以按这个任意设吗？

    如果可以的话，那么输入50MHz就可以产生800/1066/1333/1600MHz，倍频/分频分别是16/1，64/3，80/3，32/1。

    但是按照64/3的设置，倍频后锁相环的输出需要达到3200MHz，80/3的话，锁相环输出要达到4000MHz，PLL支持吗？

    按一般PLL去理解，锁相倍频的输出是有限制的，它是一个范围，比如1000MHz~2000MHz，但是这个范围值没有一个手册里给出，是没有限制吗。

    DSP中的其它PLL（Main/SRIO/HyperLink/PCIe）也有这个问题。

  • 0 回复 Guoman Liu
    TI__Expert 4365 points

    你可以看到PLLD的描述是for the reference divider，也就是说50M时钟进来要先被PLLD分频，然后和PLLM相乘，和PLLM相乘的结果不能超过3.4G，最后2分频输出，所以只要你们的设计能满足该要求就可以了。

  • 0 回复 Zhan Xiang
    Prodigy 150 points

    示意图不是先倍频后分频吗？你是否确定是先分频后倍频？

    哪个手册里描述了PLLM相乘的结果不能超过3.4G？

    另外，其它外设（Main/SRIO/HyperLink/PCIe）的锁相环有什么限制，哪个手册里有描述？

    谢谢！

  • 0 回复 Guoman Liu
    TI__Expert 3780 points

    刘老师：

    您好！

    可以确定是先分频后倍频。该示意图需要修改。DDR PLL 3.4G限制也应该写入文档。我们会继续推动TI文档质量的提升。

  • 0 回复 Yu Liu
    Prodigy 150 points

    谢谢刘工，其它的锁相环也是先分频后倍频吗？频率限制是多少？

  • 0 回复 Guoman Liu
    TI__Expert 4365 points

    你可以看到，所有带有PLLD(Main/DDR3/PASS)的锁相环有关PLLD的描述都是for the reference divider，所以都是先分频再倍频。对于SRIO/Hyperlink/PCIe 的SERDES，只有PLLM，要保证PLLM x ref_clk的输出在3.125/2G ～ 3.125G之间即可，然后调整对应的linkrate值来得到需要的linkspeed.

  • 0 回复 Zhan Xiang
    Prodigy 150 points

    谢谢！

    如果这些能在文档里面体现会更好一些。