现在测试DSP的SRIO与FPGA数据通信。
FPGA板，Xilinx V7系列。
DSP板是6678的demo板。
DSP为master，FPGA为slave。
4Lane模式，2.5GHz。
每次读取0x200 byte。
FPGA的程序相同，DSP程序差别在于，读取数据的存储地址，一个是DDR，一个是DSP共享内存（MSM SRAM）。地址分配是考虑了对齐问题，采用64对齐。
当DSP发起读指令后，
1. 读取FPGA的数据存储到DSP可访问的DDR时，数据正确。
2. 读取FPGA的数据存储到DSP的MSM SRAM时，数据部分错误。每包数据（0x100）的前16个数据错误，数据没有读进来（数据没有改变）。
百思不得其解，无法错误定位。
请问各位，有无好的解决思路。
