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请问一下，我查看了643X的DDR2 PCB LAYOUT手册，DM6437的DDR2的时钟差分走线要求线中心到线中心的距离不超过2W，这个要求是不是有点太苛刻了，有必要么？？
另外，这个差分走线的差分阻抗要求是多少？我没有找到
这个技术支持社区有TI的工程师么？能给解答一下么
你好，
如果你严格按照TI文档要求来布线，TI可以保证DDR可以正常工作，你不再需要做这部分的电路仿真。文档上没有涉及的参数没有严格的要求。
请阅读下面的文章，了解TI的布线要求是如何来的。
Understanding TI's PCB Routing Rule-Based DDR Timing Specification (Rev. A)
http://www.ti.com/lit/an/spraav0a/spraav0a.pdf
就是说只要满足DATASHEET上的2W原则，即使差分阻抗在TOP层是90欧，在中间层是70欧也没有问题是么？？？
2W是为了保证差分线的效果。。。
阻抗最好不要跳变。。。
你现在外层和内层做不了一致的原因是什么？
2w是紧耦合，我觉得时钟线在附近没有干扰源的情况下，不是非必要用紧耦合。松耦合对共模干扰的抗扰性更强。
另外，层叠设计中，PCB芯板，介电常数，半固化片，板厚等因素的影响，会影响到差分阻抗。
我现在设计的是，在表层和地层4mil线宽，4mil线边距（2W），中间层是3.8mil线宽，5.4mil线边距，中间层实现不了2w。因为如果让中间层实现2W的话，差分阻抗就会降低很多。我首先得保证走线得阻抗一致吧。
DM6437的DDR2时钟走线耦合的这么厉害，主要目的是不是就为了抗干扰？
