TI专家好，
有个问题，6670开发板的时钟拓扑如下，
但是在我的设计中，我把CDCE62005删除了，用GEN2去产生一个83.3MHz给6670的DDR3 controller时钟输入
GEN2 CDCE62005设置如下
我想问的是：
1.在这种配置下，CDCE62005产生一路83.3MHz给6670的DDR3时钟输入，经过6670 DDR3内部的PLL（M=31，D=1）去产生83.3MHz*(31+1)/(1+1)=1333.28MHz，看上去没问题。但是在这里请TI专家帮忙确认下！！板子已经开始画PCB了，时间有点紧张。
2.如果DDR3 DRAM不工作在标准频率1033、1333之类的，而是1210Mhz这样，那么DDR3能稳定工作吗？
谢谢！！
