Part Number: AFE7950
Other Parts Discussed in Thread: LMK04832, LMK04828-EP, LMK04828
TI团队，您好：
我们正在设计一套多通道射频直采数据采集与测试系统，工作频率8.5–10.5 GHz，希望就全套TI方案的时钟同步与相位校准策略获得建议。
系统概况：
- 12块电路板，每块板5颗AFE7950（每板20发20收通道）；全系统共60颗AFE7950（240发 / 240收 / 120反馈）
- AFE7950使用内部PLL，由全系统共用的单颗100MHz TCXO生成约12GSPS的DAC采样时钟（不做外部12GHz时钟分发）
- 两级时钟树：1颗根级时钟器件（LMK04828-EP或LMK04832）→ 12颗板级时钟器件，每颗向本板5颗AFE7950＋本地FPGA分发成对的REFCLK＋SYSREF
- 全部数据链路采用JESD204B/C Subclass 1；12块板的FPGA由中央时序控制器统一协调
- 所有通道要求相位相干，且上电周期间相位可重复
具体问题：
- 时钟拓扑： 对于60颗AFE7950在上电周期间要求确定性相位重复的场景，两级时钟树（1根级＋12板级，如LMK04828-EP）是否推荐？是否有更优的替代结构？
- SYSREF： 推荐采用什么SYSREF频率和生成方式（我们正评估12.5MHz或6.25MHz；连续脉冲还是N脉冲）？SYSREF应该在根级生成后分发，还是在每块板本地生成？
- 确定性相位： 每颗AFE7950由共用的100MHz参考经内部PLL生成约12GHz采样时钟，仅靠Subclass 1的SYSREF对齐是否足以保证上电周期间器件间相位可重复？是否还需要额外步骤？
- 校准： 对于该频段的相位相多多通道采集系统，TI推荐的RX公共Pilot校准和TX反馈通道（FB）校准方法是怎样的（NCO相位/延时表补偿）？如何在温度变化下维持校准精度？
- 参考噪声预算： 100MHz倍频至约12GHz（倍频比约120，PLL环路带宽内理论相位噪声恶化约41.6dB），TI建议的参考相位噪声/抖动指标是多少？根级是否应采用抖动清洁器（LMK04828 PLL模式）而非纯分配器？
如有多AFE7950同步系统的参考设计、EVM指南或应用笔记，将不胜感激。
此致
