我在文章https://e2e.ti.com/support/sensors-group/sensors/f/sensors-forum/1327793/awr2243-frame-trigger-delay-effect-in-cascaded-system中看见DIG_SYNC信号延时限制需要达到约5ns左右，换算成信号线长度是否是1.5m？如果不是，最大DIG_SYNC不等长差值应该是多少？
目前本人的设计中，该信号线一定无法等长，是否有类似于AWR_FRAME_CONF_SET_SB中FRAME_TRIGGER_DELAY类似的API提供软件上的时延?我注意到该API只能提供单芯片模式下的帧时延，在级联模式下能否实现？
