AWR2243: data lane

你好，TI工程师！

我在进行调试AWR2243单芯片的时候发现关于数据链路配置的结构体中，DDR clock 只能用于CSI2数据接口（如下图1）。但是，在进行数据接口配置的时候，我只配置了 rlDevLvdsLaneCfg_t 结构体（见下图2），并未配置 rlDevCsi2Cfg_t 结构体（见下图3），这样是不是意味着我使能的接口为LVDS接口，而不是CSI接口，此时我使能 laneClkCfg = 1 是无效的。