我想问一下CD4051这个料,在单电源应用场景中,VEE引脚悬空状态,会影响什么?供电5V,通过此器件扩展串口。
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现在的问题是前期使用是可以正常使用的,但是时间长了,就会出现问题,使用万用表测量时发现通道和地之间的阻抗发生了变化,想问一下这个是为什么?
您好,
通过datasheet以下截图描述,可以知道信号输入管脚和VDD、VEE是有钳位二极管的,VEE悬空相当于信号输入管脚经钳位二极管后悬空。CMOS输入阻抗高,外界的干扰经VEE耦合进入电路后就可能超过信号输入管脚的耐压值,信号输入通道和地之间的阻抗发生了变化,应该是由此形成的输入通道过压造成的
一个小的电流乘上很大的输入阻抗也会产生很大的电压,况且也可能存在静电,静电打在悬空的VEE上也会造成芯片损坏;这些都是有可能发生的,因此不使用的输入管脚都需要配置为一个固定的电平,不仅CD4051B,其他的芯片也是这样