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您好：
现在我在使用CC1310 。电源1.9V 供电模式使用内部DCDC模式。目前测试拉高DIO5，发现DIO电平处于1.9V.在反复上电断点测试中。有概率会出现DIO电平只拉高到1.44V.查阅手册29页。发现手册说明在供电1.8V时。输出电压应该在1.54V左右。现在问题是，1：按照正常情况来说，IO口的输出电平应该和它的输入电平有关，这CC1310的DIO输出电平为什么比输入电平低0.3V左右。2：如果按照手册，输出电平为1.44V时为正常时，那为什么DIO会被拉高到1.9V？
您好，
已收到您的问题，这边需要花点时间查看一下，有结论及时联系您。
IO 端口的输出电平通常为 VDDS - 0.3V。
请注意，当 DIO 提供一定量的电流时，会给出相应的电平。 输出级基本上是一个逆变器。 如果未加载 DIO，PMOS/ NMOS 将能够驱动非常接近电源轨的输出。 当电流负载增加时，输出电压将与电源轨产生较大的增量，如果负载过高，那么输出将不是有效的 CMOS 电平。 读取数据表的另一种方法是从 DIO 获取多少电流，并且仍具有有效的 COMS 电平。
