各位TI专家好：
打算使用高速比较器TVL3801，看到电阻配置迟滞那一章，有几个问题很疑惑
1.手册里前文提到外部迟滞电路需要正反馈，后文描述的迟滞电路电阻却加在了反向输入端，为什么不矛盾呢？
2.增加了迟滞电路之后LVDS输出会不会偏离了LVDS的标准，对后级采集比较输出脉冲的FPGA的LVDS接收端是否有影响呢？
3.迟滞电压设置是否有范围上限最大能设置多少？
感谢您的回答！
Original question:
您好，
1、加迟滞电路就是引入一个正反馈，反馈信号它是从反向输出端引入的，因此需要引入反向输入端以形成正反馈。
2、增加迟滞电路不会影响LVDS的标准，它只是增加了一个阈值电压，以抵抗输入端的噪声干扰使输出更稳定。
3、这个主要看您的应用，迟滞电压越大，分辨率越差。
如下示意图，只要在输入电压值附近的干扰不超过ΔU之值，输出电压的值就将是稳定的。但同时也可以看出，它不能分辨差别小于ΔU的两个输入电压值。
非常感谢您的解答，手册中描述为了避免寄生反馈，建议输入端并联小于1n的电容，如果引入这个电容参数，对滞回电路的计算结果有影响吗，对器件的传输延时又有多大量级的影响呢，谢谢！
感谢您的耐心！
这里主要说的是避免从比较器的输出到负输入的任何寄生电容反馈，因为这会导致不稳定和振荡：
在没有电容反馈的情况下，即使源阻抗有点高（R1=10k），一切都还好：
但在寄生电容（C1=1pF）引起的小电容反馈的情况下，会出现不稳定性：
不稳定的原因很简单：当输出翻转时，C1将比较器的反向输入提升到错误的方向，从而破坏翻转。这相当于形成了迟滞电路相反功能的电路。解决办法就是在输入端加一个小电容：
更好的解决方法是使信号源为低阻抗：
或者通过避免或最小化从输出到输入的寄生杂散电容，如第一次仿真所示。
通过电路图和仿真看，它会影响滞回电路的计算结果。
关于传输延时，我做如下仿真，可以看出信号源内阻越大传输延时越大，这与datasheet中的描述 (This capacitor causes some degradation to propagation delay when impedance is low. ）是相反的。
传输延时主要与信号源内阻以及添加的小电容有关，根据时间常数RC可算得10KΩ*1nF=10us，使用内阻10KΩ的信号仿真延时参数如下为9.65us。
