PVDD:44V
GVDD:12V
散热器接地良好,加载功率输出正常
A+B 4欧负载
C/D 2欧负载
问题现象:当A+B输出时(空载或者加载) ,C,D分离度很低
断开R29,R30,加大C20,C23至0.1uF,问题同样存在。
C与D之间互相干扰。
当A+B输入100HZ ,随着输出幅度增大,C,D会有干扰输出,输出频率随A+B幅度增大而增大。
当将PCB改成2*BTL模式时 ,CMRR提高,性能良好
请问SE模式时,IC如何提高扰干扰能力?
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PVDD:44V
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散热器接地良好,加载功率输出正常
A+B 4欧负载
C/D 2欧负载
问题现象:当A+B输出时(空载或者加载) ,C,D分离度很低
断开R29,R30,加大C20,C23至0.1uF,问题同样存在。
C与D之间互相干扰。
当A+B输入100HZ ,随着输出幅度增大,C,D会有干扰输出,输出频率随A+B幅度增大而增大。
当将PCB改成2*BTL模式时 ,CMRR提高,性能良好
请问SE模式时,IC如何提高扰干扰能力?
1.C/D电感拆掉后,PWM存在抖动
2.当拆除A/B电感后,干扰依旧存在。
也就是当我切断C,D的输入,去除A,B的输出滤波电感,干扰依旧存在。
请问各位,特别是TI的工程师。现在是否有人开发成功SE模式工作的产品,有的话可不可以留个联系方式