AFE5851的SYNC信号可以控制TGC的启动，可是图中SYNC高电平脉冲的具体格式是什么样的？5851的说明文档中没说，请告知
你好！~
AFE5851的VGA的可调范围是-5dB 到31dB, 步进为0.125dB, 所以总共有288个台阶， 这些是在上电初始化是通过SPI接口 预先写到AFE5851内部的寄存器中。
SYNC的的同步脉冲只是告诉AFE5851内部的数控VGA何时开始调节gain. 其这是数字输入信号。
你好，
我们了解SYNC的的同步脉冲是告诉AFE5851内部的数控VGA何时开始调节gain和是数字输入信号，问题是这个数字输入信号的的要求是什么？多高电平的脉冲，持续多长时间算？这个还不太清楚
你好，普通数字逻辑电平高度说明在手册第6页有，以及SYNC的详细说明在手册27页你所贴图的后面有描述，不知道你是否有看到？
The SYNC signal is latched by the rising edge of the channel sampling clock. In other words, the gain increments
at the rising edge of the channel sampling clock. Setup time with rising edge is 7ns, and hold time 4ns.
恩，原来是要参考第6页的普通逻辑电平，知道了。
客户询问一个关于AFE5851多片采样的同步问题（5片同步采样）。
问题描述：在使用多片AFE5851进行同步采样过程中，随机的发现多片之间会相差一个采样点。
对比的方式为：以第一片为参照，将第一片的偶数通道与其它片的偶数通道对比。多片间会随机发现相差一个采样周期，但是单片内是对齐的。
时钟结构：参考时钟进入FPGA，经IO口分出5路5.4M的采样时钟给5片AFE5851，FPGA做逻辑在后面接数。
初始化方法：1、5片AFE5851复位； 2、同时配置5片AFE5851寄存器； 3、配置完成后，等待2秒钟，FPGA给5片AFE5851 输出5.4MHz同步时钟； 4、5片AFE5851对同源300KHz正弦波信号采样。
我帮他们把后面逻辑部分做了修改，试图用FIFO对齐，但是客户反映还是会有对不齐的情况。逻辑的修改方法见附件。
请问一下AFE5851的多片同步采样要点，以及多片间奇偶通道的采样是否同步。
