TLV320AIC3104 slave mode配置采样率48khz，WCLK输入8khz，BCLK输入256khz或者2048khz，时钟寄存器方面如何配置
您好，已经收到了您的案例，调查需要些时间，感谢您的耐心等待。
您好，
对于48kHz的参考FS，您需要提供256fs = 12.288MHz的MCLK，如数据表第26页所述。 否则，您可以使用第28页Table 10-1中的任何MCLK值，但这将需要手动配置PLL，如第27页所述。
要实现8kHz的WCLK，您必须将ADC和DAC采样率设置为FS(ref)/6，这可以通过将寄存器2设置为0xAA来完成。
再问一下，BLK输入4096khz，要实现16khz的WCLK，fs=44.1，PLL的P,R,J,D选择什么值。
输入BLK：4096khz，要实现WCLK：16KHZ，FS(ref)：44.1khz，如何设置PLL的P,R,J,D的值
要使用BCLK作为PLL时钟源，请将寄存器102设置为0xA0。
然后我可以建议这些系数值：
P = 1 (register 3 = 0x91)
R = 1 (register 11 = 0x01)
J = 22 (register 4 = 0x58)
D = 0500 (register 5 = 0x07, register 6 = 0xD0)
