How to design a PLL clock circuit that can receive a WordClock input and output BCLK

Hello，

For any PLL requirement, I would recommend to use the TI Clock Tree Architect tool to generate your required clocks, which will recommend you the part for your clocks requirement.https://www.ti.com/tool/CLOCK-TREE-ARCHITECT

According to your requirement, it generates about 15 products for reference, and I have exported to pdf files， please refer to the attached file.

cta-export_2021-11-15_11;47;9.pdf

噢，没留意我在中文论坛区。
音频电路跟随外部时钟，是经常遇到的。刚购买的SRC4192EVM，就有External SRC Clock输入。但他需要的是12.288Mhz等的MCLK时钟信号。

燃鹅，我寻找了Ti关于时钟的芯片，都没有找到合适的48KHz TTL 所同步到 12.288Mhz的芯片和电路，所以在论坛特意请教。

CLOCK-TREE-ARCHITECT，好像最小的输入时钟也要1Mhz~所以出来的答案总是怪怪的

您好，通过SRC4192需要12.299MHz的MCLK input。 12.288Mhz可以通过LMK61E2这款来实现。

另外，您使用的我们哪颗audio器件？可以看下数据手册或者EVM user‘s guide中是否有推荐时钟器件以及电路。

使用的是SRC4192芯片。

LMK61E2好像不能接受外同步信号?需要寻找一款具备外同步的的时钟芯片