CDCM61002: 配置出来的时钟有偏差怎么解决？

您好，

您可以附上配置的原理图吗？

是这张图吗？

配置是按着这个来的

下面这几个配置管脚内部都集成了150k上拉电阻，看您的原理图这几个管脚都串联了10k电阻，这样在配置低电平的时候，这个外接的下拉电阻与会内部上拉电阻形成分压，使得输入的VIL会变高。

改变输出频率的时候，PR0与PR1由高电平变低电平，可能PR0与PR1管脚不能正确识别低电平，我不确定是不是这个原因造成的，您在配置低电平输入的时候，是否可以直接将配置的管脚接地？以排除下这个原因

我在另外一块板子上也进行同样的测试，这个板子的控制通过开关直接接地的，得到的测试结果也是一样的

这个板子也是配置LVDS输出125M和250M时没问题，但配置输出100M和200M时就偏差很大吗？

有两个方面的原因：

1、看下上电顺序是否满足要求，具体看数据手册 On-Chip VCO 和 Start-up Time Estimation部分

2、供电电源是否做好了滤波处理。