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按照默认配置进行配置之后,时钟没有输出,
采用的是sec_ref作为参考时钟,但是sec_ref引脚的电平总是为0.8V,#SYNC #POWER_DOWN 强制上拉为高电平,REF_SEL下拉为低电平,其余电路均按照官网上DAC348X评估板进行设计
对寄存器的配置为
parameter ram0 = 32'h81840320;
parameter ram1 = 32'h81840301;
parameter ram2 = 32'h81860302;
parameter ram3 = 32'hEB860303;
parameter ram4 = 32'h01860314;
parameter ram5 = 32'h101C0AA5;
parameter ram6 = 32'h04BE19A6;
parameter ram7 = 32'hBD0037F7;
parameter ram8 = 32'h40009D98;
请求TI工程师帮助
您好
PLL_LOCK引脚为低电平,可能原因及解决方法如下:
输入时钟问题
电源电压不稳
PLL参数设置错误
综上所述,针对PLL_LOCK引脚为低电平的问题,应从输入时钟、电源电压、PLL参数设置以及调试与观察等方面进行全面检查和调整。
关于初始化请参考这个帖子