我在使用ADC3561时发现数据输出存在一个2mVpp的噪声，排查问题过程中我发现将示波器探头点到时钟输入管脚可以消除此噪声。
我的时钟是由FPGA直接提供给AD3561的，最初提供的是LVDS信号，我还能提供2.5V VCCO下的差分电压时钟。通过测试，我发现如果提供1.8V单端时钟，也可改善此噪声信号。
在datasheet中并没有对输入时钟电平的要求，请问应该提供什么电平的时钟？
你好，根据图中描述，不管是单端还是差分时钟电平可以>1.8V，但根据我们实测结果，对单端时钟，将时钟信号从2.5V衰减至1.8V噪声得以缓解，这可能是之前共模不对导致的，但对差分信号，我们目前是按照手册要求提供了2.5V的差分电压信号，送入ADC之前用100n电容进行交流耦合，测试发现有2mV左右的噪声。如果用示波器探头点时钟，噪声便消除了。如果在其中一路时钟位置按照示波器探头寄生参数并一个容阻，噪声也可以得以缓解。是否是因为我们的时钟处理有问题？
我们的ADC原理图如下图所示，时钟接到A7 FPGA HR bank，VCCO=2.5V
当R1或R2放一个1M并联100pf时，噪声大幅降低，但是只能放在R1或R2，两个同时放置也没有用。
我没有配置ADC寄存器，而是使用REFBUF对芯片进行配置，使用内部参考，差分时钟输入
