DAC38J84: DAC38J84的内部PLL相关问题

您好，

jack liu 说：

1，数据手册中7.3.3里关于 Serdes PLL 的描述，说DAC有两个PLL，这两个PLL的作用是什么呢，DAC中频输出模拟信号跟哪个PLL更相关呢，我想改变PLL的环路带宽，让中频输出的近端信号质量更好；

请参阅以下内容：

主PLL用于DAC采样/保持时钟。 另一个是串行器PLL。 您需要调整DAC采样/保持时钟和主PLL，以获得出色的相位噪声。 您无需针对DAC输出相位噪声调整串行器PLL。

jack liu 说：

2，关于数据手册中Table 5. 的描述，更改rw_cfgpll [12:11] (LB) bits. 可以改变环路带宽，我改小（改为10 Low loop bandwidth ）后似乎对我的中频输出信号没有太大的影响，我想知道表下面关于 loop bandwidth of 8–30MHz 的描述，是说环路带宽最小能到多少MHz呢，环路带宽是否能做到1MHz以内呢？

3，关于环路带宽的计算The loop bandwidth is obtained by dividing the reference frequency by BWSCALE ，是说环路带宽=参考频率/BWSCALE，那么参考频率是否能修改呢，以及最小能改到多少呢，我不是很理解这里的参考频率是什么意思和如何计算参考频率，是否有文档介绍参考频率或者内部PLL的架构呢；

DAC38J84 GUI根据串行器/解串器通道速率配置串行器PLL和相关设置。 所有参数都已根据工具计算得出

jack liu 说：

4，我在Table 30. PFD and CP Operation 下找到P*M比的介绍，我改变了M值到240，我的输出频率为1966.08MHz，此时我的PFD为1966.08/240=8.129MHz，我改到如此小的PFD，应该能改小环路带宽吧,但是输出信号依旧没有明显变化，改变P*M比是否有效呢；

以上就是我在DAC38J84的数据手册里找到关于PLL环路带宽能改变的相关内容，总之，我想请问的是如何通过改变PLL的环路带宽到接近1MHz，改善输出中频信号的近端信号质量，能尽量压低近端的信号抬升；谢谢~

您需要将PFD频率提高到500MHz以上，以获得出色的总体相位噪声。 DAC38j84将具有最大PLL更新速率，从而获得出色的相位噪声。