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现在用ADS5560做数据转换，使用单端输入时钟，18MHz，发现输出时钟的占空比不是50%，改变输入时钟频率占空比会变化，时钟频率越低，占空比越大，请问这是正常现象吗？手册中直接写的输出时钟的占空比是50%，求助
说的是 LVDS 的输出时钟吧
手册只是给出了 80Mps 条件下 50% 的占空比. 其他频率下估计只是符合 DDR 的总线时钟要求了.
我的输入时钟是CMOS输入的，手册上的介绍都是差分时钟输入且是80MSPS的条件下，输出时钟占空比是50%，没有其它的介绍。想了解我目前测出来的占空比不是50%有没有问题，
输出时钟占空比典型为50% +-5%。 所以不在这个范围内是不正常的。
您的采样频率是多少？是否低于25Msps？ 是的话需要enable low speed mode。
另外，在low speed mode，输出占空比不是50%很正常，因为当low speed 模式时，内部delay lock loop（DLL）将会disable，而在high speed时，DDL enable会对输出时钟的duty cycle和set up/hold time进行纠正。
你好，我的采样率是18MSPS,选择的是low speed mode,手册上说采样率<25MSPS时需要选择low speed mode。意思是采样率低于<25MSPS占空比不对是正常的？
是的，low speed mode的话占空比不对是正常现象，因为low speed mode的话，内部DLL disable。 或者您改为high speed mode验证下。
除了占空比，datasheet中给出了最小set up，hold time的值，您看下，是否也是满足的？
如果输出时钟CLKOUT给其他时钟做参考，要确保参考时钟的set up， hold time符合参数才行。
改成high speed mode 占空比还是不对，我用的单端时钟输入不是LVDS时钟
我尝试把时钟频率改为40Mhz，并且改为high speed mode，时钟占空比是50%，我想了解的是时钟频率低于40Mhz是不是占空比就不是50%
