RT，还有就是不太明白输出是7bit怎么变为14bit呢？ 谢谢了~
您好，
在LVDS模式，在CLKOUTP的上升沿输出偶数位，在CLKOUTP的下降沿输出奇数位；
在CMOS模式，可以看下数据手册Figure15时序图。
还有一点不太明白，ADS62P49怎么处理两路模拟信号呢？
如上图所示，INA_P/M INB_P/M作为两路模拟输入，输出均是7bit（DA0_P/M DB0_P/M） 怎么完成两路14bit输出呢？
对了，在看Figure14的时候，不太明白 2. Output toggles at half the sampling rate (Fs/2) in this test mode 中的Fs/2是什么含义？
Re：您好，在LVDS模式下一个差分输出口是一奇一偶输出的
1、这句话中差分输出口一奇一偶，按照我的理解，差分口不是同一信号的两种表现形式吗（为了抑制共模噪声）为什么可以一个时钟周期输出两个bit呢？
2、下图中一个CLKOUTP周期内，D0，D1是A通道的两个bit还是AB两个通道各1个bit（因为左边写了DA0 DB0）
