ADS8674输出数据有尖刺，实测时钟时序和datasheet不符

14位ADC。使用verilog实现数据读写。SCLK时钟7.5MHZ。CS和SDI按照data上操作。但实测ADC的SDO数据波形和data上不一致。data上说一个读写周期（CS两个高脉冲之间的时间，总共32个时钟，前16个时钟ADC接收数据，后16个时钟ADC发送数据）的最后两个时钟SDO的电平保持为低，但我实测发现最后两个时钟SDO不为低。大神帮忙分析一下具体原因，谢谢。