模式：VLP
采样率：64KSPS，数据接口采用spi，配置了三个字节( 24bit )的形式上传数据（即 Disable status word），
采用菊花链的形式，电路如图1、2、3所示：
现象1： 抓了三个通道的数据，发现最后一个ads的数据并没有通过移位寄存器移到第一个ads，同时读取数据时，DRDY引脚有时候并没有在sclk的第一个周期拉高，第三张图DRDY正常，但数据依旧不对（这是第二个周期的DRDY，后面的周期 DRDY有时候是正常的，有时候不正常的）。
现象2：第三个通道的ads数据成功移位到第二个ads，但是没有移位至第一个并输出。
