将ADC3663进行50MHz采样，设置如下：2wire、16bits、同时DDC设置为bypass；CLK输入时钟为50MHz、DCLK输入时钟为200MHz，最终测试出的AD输出的FCLK时钟不是25MHz且其占空不为50%的时钟信号，后进行其他采样率测试只要DDC使用bypass，发现AD的FCLK输出均不为占空比50%的时钟信号，而在DDC的抽取率设置为2或其他均正常，请问什么寄存器设置错误可能造成该现象？
Original question:
将ADC3663进行50MHz采样，设置如下：2wire、16bits、同时DDC设置为bypass；CLK输入时钟为50MHz、DCLK输入时钟为200MHz，最终测试出的AD输出的FCLK时钟不是25MHz且其占空不为50%的时钟信号，后进行其他采样率测试只要DDC使用bypass，发现AD的FCLK输出均不为占空比50%的时钟信号，而在DDC的抽取率设置为2或其他均正常，请问什么寄存器设置错误可能造成该现象？
