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ADC3664EVM: ADC3664EVM

Part Number: ADC3664EVM
Other Parts Discussed in Thread: ADC3664

你好,关于adc3664evm板子,我们这边提供了clk dclkin以及ain,板子能够正常返回dclk,但是返回的fclk一直是高电平,且da0一直拉高是怎么回事?

下图是我用FPGA ILA核抓到的信号:显示的就是DCLK是正常方波信号,但是FCLK一直拉高,且ADC的输出引脚DA0也是一直拉高的

TIP:所有操作基本按照手册指示来进行,且FPGA与ADC3664EVM相连接的引脚已确认过,都是准确的。不明白的地方就是,DCLK和FCLK都是ADC3664返回给FPGA的时钟信号,且二者成7倍关系,即DCLK是FCLK的7倍频(ADC3664配置为14bit的情况时)。

  • 您好,

    外部ADC采样时钟源和DCLKIN源必须频率锁定,或者说使用同一参考源。您输入的CLK和DCLKIN是怎样产生的?如果是FPGA中的两个PLL使用相同的输入源产生的,那么就不是这里的问题。

  • 不明白的地方就是,DCLK和FCLK都是ADC3664返回给FPGA的时钟信号,且二者成7倍关系,即DCLK是FCLK的7倍频(ADC3664配置为14bit的情况时)。

    ADC串行LVDS接口支持2线、1线和1/2线操作的数据输出,这是由其输出数据时序决定的,如下截图所示:

  • CLK采样时钟是用外部信号发生器产生的,频率已锁定。DCLKIN是用FPGA产生的,频率已锁定。

    我采用的是14-Bit, Real Decimation,1-wire,real decimation factor为8,采样时钟是80M。

    根据图一计算可知:sample clk=80MHz,则计算得DCLKIN=70MHz=DCLK(实际上DCLKIN=DCLK=71MHz,因为FPGA输出不了70Mhz,只能输出71M或者是69M,达不到70Mhz的标准)。那么ADC3664的FCLK应该是DCLK/7也就是FCLK=10Mhz,但是FCLK一直是高电平,并不是方波。

    问:是不是有什么寄存器需要配置?这样FCLK才能输出方波。(TIP:我已经用ADC35XX EVM GUI进行配置了,配置界面如图二)

    再问:即使FCLK一直是高电平,但是我外部是有接模拟输入信号的(将一个幅度为1VPP频率为1000KHz的正弦波接在了ADC3664EVM的J2 CHA INPUT管脚上,如图三),这样ADC也应该能够接受到这个模拟输入信号,怎么会使得ADC3664的输出比特流一直是高电平呢?即输出的bit一直是1

  • CLK采样时钟是用外部信号发生器产生的,频率已锁定。DCLKIN是用FPGA产生的,频率已锁定。

    我指的是CLK和DCLKIN它俩的频率关系是锁定的,或者说使用同一参考源。您现在CLK使用外部信号发生器产生的,DCLKIN使用FPGA产生的,它们的关系不是锁定的。FCLK一直拉高应该是这里的原因。

  • 按照你说的频率关系锁定,应该不仅仅指的是频率是稳定的,还包括CLK和DCLKIN之间的相位是恒定的。但是我看ADC3664芯片手册,他说只需要频率锁定不需要相位锁定。是真的需要频率“关系”锁定吗?还是仅仅频率锁定就行?因为CLK使用外部信号发生器产生的,DCLKIN使用FPGA产生的,我能确保频率是稳定的,但是他们之间的关系我就不能确定是不是锁定的(即相位关系)

    可以详细说说CLK和DCLKIN要怎么进行频率锁定吗?你说的使用统一参考源,指的是用同一个信号发生器,发出两路频率不同的信号给CLK和DCLKIN吗

  • 你好,上述回答已经看过。在ADC3664EVM中,采样时钟是从J9(balun)引脚输入的,这个时钟信号在电路板上并没有路由到FMC上,所以FPGA接收不到这个时钟,也就是无法从FPGA引脚端直接接收到这个信号从而用时钟IP核产生DCLKIN。所以链接中的方法一用不了吧?方法二的话,我看PLL是产生固定倍数的频率,我现在需要采样时钟是80M,DCLKIN是70M,是否有别的PLL可以用呢?

    如下图所示,你们的用户手册上写的都是用信号发生器产生时钟的,看样子你们是用同一个信号发生器产生多路信号吧?如果我用AWG产生两个时钟,一个80M一个70M,那是不是也可以频率锁定?

  • 如果您只是从现有的EVM板中产生采样时钟和DCLKIN,方法一和二都是不可行的,因为这需要设计电路和制板。

    如下图所示,你们的用户手册上写的都是用信号发生器产生时钟的,看样子你们是用同一个信号发生器产生多路信号吧?如果我用AWG产生两个时钟,一个80M一个70M,那是不是也可以频率锁定?

    使用两个信号发生器应该也可以,如下链接示例:

    如何让两台信号发生器的输出波形同步?

  • 实验条件有限,目前仅有一台信号发生器且为单通道,好像你们售后人员说你们有实验条件。

    所以可以的话,还请你确认一下,是不是可以用一台信号发生器(含两路输出通道)输出不同的频率(如80M和70M)给EVM用,即EVM能够正常传输FCLK以及数据等,不至于说FCLK一直拉高,如果试验成功的话,我们后续会买类似的信号发生器进行实验

  • 抱歉,刚开始我没有注意您输入的采样时钟fs和DCLKIN的频率关系,如果采样时钟是80MHZ的话,DCLKIN的频率需根据设置的分辨率和接口类型来确定与采样时钟频率的关系,如下截图所示,比如14bit分辨率时,2线接口模式,DCLKIN的频率需是3.5倍的采样时钟频率fs,即280MHZ,而不能是70MHZ。

  • 上面你发的这个图,是在decimation factor 为0的时候才用的,我用的是14 bit、 1-wire、  decimation factor =8,所以应该按照下表算,所以DCLKIN=70M是没错的

  • 哦哦这样是没有错的,我以为您使用相对简单的non-decimation模式。

    很抱歉,目前我手头上没有EVM板因此没办法实验。使用用一台信号发生器输出上述两通道频率信号,按照EVM用户指南(ADC3664EVM User's Guide)上的步骤操作,应该是可以的。您可以完全按照EVM用户指南上的操作执行一遍吗?如果还是异常的或者说FCLK一直是高的,我就去咨询下TI资深工程师。因为我发现上述英文帖子描述是but if the frequencies are not source synchronous/locked, then a bit slip will almost certainly occur.这应该不会造成FCLK一直拉高。