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ADS4128: 一个采样时钟周期内,输出数据会发生多次变化

Part Number: ADS4128
Other Parts Discussed in Thread: CDCI6214,

您好,我有个问题想要请教一下。

我采用Altera 的FPGA控制和读取ADS4128的数据,并用CDCI6214给它提供100MHz的时钟,采用Parallel CMOS输出。我用signaltap读取ADS4128的数据时,发现在一个时钟周期内,数据会发生多次变化,并不是在一个时钟周期内只输出一个数据。图中adc_clkout是ADC的随路时钟,adc_data是ADC输出的数据。这种情况应该怎么解决?