引脚配置PD默认下拉、PLL_EN、PLLREF_SE默认拉高，选择外部时钟50M信号输入。寄存器配置地址和寄存器值按图片顺序来进行配置，实际ADC PLLREF_CLK output 是正常输出50Mhz信号，但是设置的TRIGOUT±没输出。原设计是设置作为FPGA GTH恢复时钟，现在显示无输出，想问问是哪里没有配置正确？
引脚配置PD默认下拉、PLL_EN、PLLREF_SE默认拉高，选择外部时钟50M信号输入。寄存器配置地址和寄存器值按图片顺序来进行配置，实际ADC PLLREF_CLK output 是正常输出50Mhz信号，但是设置的TRIGOUT±没输出。原设计是设置作为FPGA GTH恢复时钟，现在显示无输出，想问问是哪里没有配置正确？
实际是tir_out 进入fpga 进入MREFCLK后，显示MREFCLK 时钟频率一直不稳定。FPGA采用ultersclae 架构zukc060。
这是时钟接法。
而在配置过程中会读取VCO_CAL_STATUE，通过寄存器可知，VCO_CAL_STATUE[7:1] 是保留位，0位是VCO_CAL_DONE状态位。
但是实际读取过程中，会读取多个0x20后读取一个0x30。但是依旧采集trigout 时钟不稳定。想咨询一下这个大概是什么问题呢？寄存器配置还是根据首页的描述。