Original question:
1.现在电路测试测试结果是：
AVDD 3.3V （49, 50, 57, 60） OK
AVSS （3, 6, 9, 37, 40, 43, 46） OK
LVDD 1.8V （35） OK
LVSS （12, 14, 36）
CLKP （58）
CLKN （59） ADCCLK输入10M晶振输入，1X ADCLK输出正常。6X输出正常。
PD （13） L
VCM 输出1.5V
2.RESET管脚连接到FPGA的IO管脚，这个管脚上电默认是高电平。上电后，通过程序控制RESET拉低后，再拉高。
现在寄存器设置CMD45 在PAT_SYNC模式下，示波器测试任何ADC通道都没有信号输出。
我想咨询下：
1.如果VCM和PLL单元的信号输出正常。能表明IC的1.8V模块所以功能是正常？
2.在PAT_SYNC模式下，示波器测试任何ADC通道都没有信号输出是什么原因？
看功能框图，RESET应该是只对寄存器有作用：
因为 ADS5282的串行接口没有输出功能，因此没法通过读寄存器的方法验证寄存器已按期望值写入，您可以用示波器抓取寄存器写入时序波形吗，看下寄存器写入时序是否正确？同时也检查下控制端通信电平是否与ADC兼容？
在示波器下，观察了FPGA控制SPI的时序图是正常的。FPGA端IO模拟SPI输出电压是3.3V控制，ADC的供电电压是3.3V，是兼容。稍后，SPI的如下时序图，请麻烦帮看下，SPI控制时钟2.5M.
蓝色CLK,黄色RESET 红色与绿色探头衰减*10 分别是SDATA CS.
上面是ADC5282管脚电路，左边差分输入，右边差分输出。
上面差分信号输入端放大模块，内部测试模式，应该无相关。
2、SPI局部时许图：
3、SPI 信号是FPGA的IO输出模拟SPI控制，时钟频率2.5M。
芯片寄存器配置：
1.现在的电气原理图设计中pin57.58按照并上电阻，这样属于DC输入吗？如果差分时钟输入，芯片的CLKN、CLKP必须串联电容形成AC 耦合输入吗？
2.现在ADC5258对CLKN、CLKP输入电压如下偏置2.04V±500mv。
SPI时序中黄色时钟，蓝色RESET，粉色SDATA
蓝色是reset吗？还是cs？不能在写寄存器的时候拉低reset；
PD是拉低的吗？
建议加去耦电路：
1.现在的电气原理图设计中pin57.58按照并上电阻，这样属于DC输入吗？如果差分时钟输入，芯片的CLKN、CLKP必须串联电容形成AC 耦合输入吗？
是的，属于DC耦合；
CLK管脚内部有共模偏置VCM，如果输入时钟信号共模电压与ADC5282 内部共模电压VCM一致则不需要AC耦合，如果不一致，则需要AC耦合滤除输入时钟信号的偏置电压，通过ADC内部偏置电路重新建立符合ADC要求的偏置电压:
2.现在ADC5258对CLKN、CLKP输入电压如下偏置2.04V±500mv。
这样不匹配ADC内部的VCM=1.5V，因此需要AC耦合输入。
刚看了寄存器配置，寄存器25是0001是吗？不能单端配置BITS_CUSTOM1，需要配合CUSTOM_PAT 位使用，如下datasheet 截图处描述：
