ADC12QJ800: 204B模式，如何配置该芯片的SYSREF寄存器

您好，

SYSREF_POS是只读寄存器，它是SYSREF相对于设备时钟（CLK± or SE_CLK）周期的位置被确定并存储在SYSREF_POS中。SYSREF_POS的每个位代表一个潜在的SYSREF采样位置。 如果SYSREF_POS中的位设置为1，则相应的SYSREF采样位置具有潜在的建立或保持时间冲突，因此SYSREF_SEL设置不应选值为1的位。 在确定有效的SYSREF采样位置(SYSREF_POS中位是0的位)后，可以通过将SYSREF_SEL设置为对应于该SYSREF_POS位置的值来选择所需的采样位置，datasheet Table 8-7  给出了示例。这部分在datasheet 8.3.5.4.2 章节有详细的说明，建议您查看datasheet 这部分内容以了解更多信息。

另一个问题，此芯片我配置为Ramp Test 模式，手册上写每个通道会循环发送八位的0x00-0xFF，也就是说这种模式不是12bit格式而是8bit格式的数据对吗？另外我测得1lane的数据为循环的0x00-0x7F，而不是0xFF，这是芯片问题还是我配置问题？

是的，8bit格式的数据；

应该是配置问题，您可以说明您的工作模式和配置吗？

你好，我现在改成正常模式，输入端不接的情况下采到的数据是乱码，我用的模式是4路8lane的JMODE 0模式

您现在Ramp Test 模式可以正常输出了吗？

zzzzzz z'zzz 说：

输入端不接的情况下采到的数据是乱码，

模拟输入端不连接确定的信号，输出可能是乱码，因为管脚可能会耦合周围的电磁干扰，建议输入先连接规格范围内的已知模拟信号进行测试。

你好，我的ramp test是正常的，正常模式，不接输入端采到的是全0的数据，我加了200mV输入，数据变成乱码，和JMODE 0模式的传输规则对应不上

我具体看下您的配置

根据手册，JMODE0每个通道最后会有4个bit是0吧，但是我采到的数据并没有这个特征，但是ip核的状态显示正常建链。请问我的配置可能哪里有问题呢

为更加有效的解决您的问题，已将您的问题发布在E2E英文技术论坛上，请资深的英文论坛工程师为您提供帮助，目前还没有回复，您也可以关注帖子链接以了解进展：

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1314691/adc12qj800-the-output-is-not-correct

您是使用的EVM板 还是自己设计的板子？

您是使用什么捕获的数据？ 是使用的TI数据采集板还是自己设计的板子？

输入信号您是怎样产生的？

您是否可以附上 ramp test pattern输出以及乱码输出，屏幕截图或数据都可以。

此外，您是否可以尝试将设备置于"Transport Layer Test Pattern"测试模式，然后确保输出的数据与表8 -38中的数据匹配。

你好，我设置Transport Layer Test Pattern模式，使用vivado的ila捕获JSED IP输出的D2 D3通道，D2通道的数据为D2221DD2和50D2243D，如图的后32bit，表8 -38的数据为D21 D22 D23 D24 D25 0，按8bit反向映射可以匹配数据，请问lane到ip核输出数据的映射关系就是这样的吗？还是我理解有误？ 

我已向美国的工程师确认这个问题，收到回复后我会通知你。

看到您又将帖子打开了，还有什么问题未得到解决吗？