ADS42JB69: ADS42JB69输出结果中有直流偏置

Part Number: ADS42JB69
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1. ADC的输出有直流偏置,该偏置由哪些原因造成的?

          ADC: 200M采样率 16位,型号ADS42JB69

  • 同一片不同通道之间直流偏置不同,同一块板子多次上下电测试结果一致
  • 不同板卡的偏置情况不一致
  • 测试了ADC输入端的直流偏置,P/N一致
  • 降P/N接地,仍然有直流偏置
  • 加信号后,也有直流偏置
  • 检查了电源、时钟、复位、PCB设计等,未发现异常情况

2. 测试分析:

第一块板卡:

Ch0:量化后值230 ~260,偏置245

ch1  量化后值20 ~60,偏置40,

ch2  量化后值-5~27,偏置15, 

ch3,  量化后值-75~-40,偏置-45,

  • 去掉前级电路后,测试结果和没有去之前一样,这部分不是前级放大电路带过来的影响
  • 测试两端的工模电压,925P/N完全一致,满足手册要求,

第二块板卡:(2240009002,同一块板子多次上下电状态基本一致,没有变化

Ch0 :量化后值53~79, 偏置:60

Ch1 :量化后值46~63, 偏置:55;

Ch2 :量化后值1~22, 偏置:10;

Ch3 :量化后值178~207, 偏置:190;

已经测试的内容

  • 除了这个直流偏置,ADC的其它功能都正常

将ADC的输入端接地,测试偏置比未接地之前,一个通道从240降至190,一个通道从40降至30

请根据以上的分析过程,判断是什么原因造成的直流偏置?如何规避或者解决这个问题?

  • 您好,

          需要时间确认,请等待后续回复。

  • 好的,我从以下几个方面来分析该问题,这些问题分析完并未发现异常情况。请参考

    1. 参考电压误差

    ADC的参考电压(Vref)不准确或存在漂移,导致转换结果整体偏移。

    测试结果:目前测试偏置电压,P/N一致,偏差在±0.001V, 大概是1.9015V

    2.ADC固有偏移误差(这个无法排查,未进行)

    ADC内部电路(如比较器、运放)的失调电压导致零输入时输出非零。

    利用ADC内置的校准功能(如自校准或手动校准)。

    在软件中减去固定的偏移值(需通过零点校准确定)。

    3.前端电路的直流耦合问题 (已排查,断开前级电路,前级电路P/N接地)

     原因:输入信号路径中存在意外的直流偏置(如运放偏置电流不匹配、电阻失配)。

     解决方案

    • 检查前端放大器电路,确保偏置设置正确。
    • 使用交流耦合(添加隔直电容)或在设计中补偿直流偏移。
    • 选择低偏置电流的运放,减小电阻值以降低压降。

    4.电源问题(使用示波器逐个测试电源,未发现异常情况)

    • 原因:模拟电源电压异常(如供电不足或纹波过大)导致ADC工作点偏移。
    • 解决方案
      • 测量电源电压是否稳定,确保退耦电容有效。
      • 使用低噪声线性稳压器(LDO)为模拟部分供电。

     5.数字接口数据处理错误(按照LMF=421, 4lane给FPGA的128位数据按位对照,目前排查未发现问题点)

    • 原因:输出数据格式(如二进制补码)未被正确解析,导致数值偏移。
    • 解决方案
      • 核对数据手册中的输出格式,确保软件正确处理符号位和数据范围

    6.PCB布局与接地问题(已排查,如果有问题,按道理是同一片会有相同的偏置才合理,目前这种不同的偏置感觉与这个没有太大关系)

    • 原因:模拟地与数字地未隔离,地线噪声引入直流偏移。
    • 解决方案

     7.输入阻抗与偏置电流(目前测试底噪,未加任何信号测试有异常)

    • 原因:信号源高阻抗与ADC输入偏置电流共同作用,产生压降。
    • 解决方案

    使用运放跟随器缓冲信号,降低输出阻抗。

    选择输入偏置电流极低的ADC(如Σ-Δ型)。

    8.温度漂移(常温下测试,加风扇和散热片,温度变化并对输出有大的贡献,可以排除此项)

    • 原因ADC参数(如失调电压)随温度变化,导致偏移。
    • 解决方案
      • 选择温漂系数低的ADC
      • 定期进行温度补偿或动态校准。

    9.外部干扰(只是块板卡在实验室桌子上测试,未有其它干扰,可排除此项)

    • 原因:罕见情况下,直流磁场或电场干扰引入偏移。
    • 解决方案
      • 采用屏蔽措施保护敏感模拟电路。
  • 您好,

          请发送原理图,特别是 Analog Input 和 Front end 部分。

         其他可能导致这种情况的原因,如果数据捕获时序没有足够的设置和保持时间,则每次有数据捕获时,ADC 的本底噪声都会上下跳动,如上所示。

         请重新确认捕获时间。

  • 您好,原理图见下:

  • 您好,

          好的。

         ”如果数据捕获时序没有足够的设置和保持时间,则每次有数据捕获时,ADC 的本底噪声都会上下跳动“。

         -----另外请重新确认一下数据捕获时序。

  • 数据捕获时序是指采样的时钟质量?采样时钟的抖动?还是204B接口的时序?

  • 您好,

     模拟输入电路看起来没问题。

    请提供采样时钟输入的原理图。

    数据捕获时序是指与从 JESD 204B 接口捕获的数据有关。

    另外,如果 clock jitter 很高,那么是的,这可能是一个问题。使用的时钟是什么?它来自哪里?

  • 时钟由LMK04828给出

  • 您好,

          请提供完整的原理图,不方便公开的话可以私信给我。

  • 您好,能否发邮件沟通?

  • 您好,

         请私信沟通。

  • 您好,

         由于长时间未收到回复,本贴关闭。

  • 您好,私信如何沟通,我的qq号是3375561695

  • 您好,

         问题还没解决吗?请查看论坛私信发送原理图。

  • 好的,我发你看看

  • 您好,

         请提供完整原理图文件,不要截图。

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