我们产品板上晶振输出同时连接了DP83620芯片的X1、clk_out、ARM芯片的ETH_REF_CLK(N2),clk_out_en浮空,R36与R208为0R电阻,晶振使用CMOS-3.3V-15pf-25ppm,如下图所示
控制器网络正常时,测量晶振输出50M波形幅值最大2.8V,网络不正常时,晶振输出波形最大为1.8V,
(1)将clk_out_en直接短接地,晶振输出波形幅值最大2.8V,网络连接正常;
(2)将clk_out_en浮空,R36与R208为0R电阻换成22R电阻或者0.01uf电容,晶振输出波形幅值最大2.8V,网络连接正常;
(3)原电路不变,将24V-5V-3.3V电路前端改为5V直接供电,晶振输出波形幅值最大2.8V,网络连接正常,测量电源文波;
请教一下问题:
(1)DP83620芯片clk_out_en直接短接地和浮空时,CLK_OUT引脚状态有什么区别;
(2)为什么换成22R电阻或者0.01uf电容就可以了,是阻抗匹配影响,还是直流分量影响,还是负载太大将电压拉下来了,具体机理是什么;
(3)电源对晶振这部分电路的影响