TLV320AIC23B采用12MHz时钟输入，同时作为LPC1768的主时钟，采用BCLK，DIN，LRCIN三线和LPC1768的TX_CLK，SDA，WS对接，采用44.1KHz采样率，16bit stereo模式，无法对接。
按照TLV320AIC23B的datasheet，BCLK=MCLK=12MHz，而BCLK=272fs，所以ws=44.1KHz，可以得到LPC1768的half_period参数，并且假如LPC1768的PCLK_I2s为6MHz的话，X_devide=Y_devide=1即可。
但是LPC1768里面举例是16bit stereo模式，假如48KHz采样的话，BCLK=48000*16*2=1.536MHz，完全没有考虑48000*272=12MHz的情况。
这种情况下，假如配置好寄存器使得BCLK=12MHz的话，示波器波形显示ws=41.666KHz，无法与需要的44.1KHz匹配，导致时序错误。
请问该如何解决这个问题呢？
