目前用了个04806，双PLL模式，参考时钟是FPGA从cpri口恢复四分频得到30.72MHz，vctcxo是30.72Mhz，输出为122.88MHz及其倍频分频时钟。
现在的现象是：
1. FPGA恢复的30.72MHz中心频点两边+/-50hz处有较大干扰（-40db左右）
2. vctxco输出30.72mhz同样有一定的50hz对称干扰（-60db左右）
3. 此时输出时钟中心频点两边+/-50hz，干扰会很大（-30db左右），杂撒相位噪声 也很严重，严重影响RF发射信号。
4. 如果cpri口仅仅保持link，而发数据为全0时，则FPGA内部相应模块不工作（不走数据），则恢复出的30.72MHz的50Hz干扰非常小。04806输出时钟也会特别好（无杂撒噪声，50hz干扰也很小）。
有人遇见过么？ 提两个问题
1. FPGA逻辑多启用一点，怎么会引发恢复时钟50hz干扰的有无？（FPGA电流供应充足，其他逻辑都删掉，仅保持cpri口时钟恢复模块，也不能改善）
2. 04806双锁相环，参考钟和vctcxo输出都有50hz干扰的情况下，我可以将loop2 的环路带宽尽量改小，已压制第一级锁相环输出时钟杂撒干扰，尽量保持04806内部vco输出时钟的质量吗？ 这样做，锁相环仅仅锁定时间变长，稳定性会变差吗？
